ICのリバースエンジニアリング

イノベーションとその特権的な洞察の領域では、リバース エンジニアリングは必須の手順として利用されており、通常はアイテムを標準化し、ライセンス プロセスを支援するために使用されます。

現在のビジネスの本質的な関心の中で際立っているのは、ライバルの仕事について知ることです。協会が項目の実行に関して期待を超える必要がある場合、その時点で協会は現在の項目とその有用性について知っておく必要があります。この理由を解決するには、分解して検証することで内部の革新を実現する必要があります。解体されたアイテムの調査が行われる時点で、使用された材料、存在するモジュール、それらの有用性、そして次のより良い形式を構築するために行われるイノベーションに関して必要なアップグレードについて知ることができます。

まず最初に注意すべきことは、「それは合法かどうか」を判断することです。その答えを見つけようとすると、「はい」という答えが得られます。米国には半導体チップ保護法があり、IC 組み立ておよび半導体におけるリバース エンジニアリングを支援します。さらに、欧州連合、中国などの世界のさまざまな地域でも比較法が存在します。これらのデモンストレーションでは、構造化と組み立てに使用されるイノベーションと技術を調査する際のリバース エンジニアリングの利用が示されています。

リバースエンジニアリングの種類
半導体ベースの製品のリバース エンジニアリングには、大きく分けていくつかの形式があります。

• 製品の分解 – 製品、パッケージ、内部ボード、およびコンポーネントを特定する
• システムレベルの分析 – 動作、機能、タイミング、信号パス、および相互接続を分析します
• プロセス分析 – 構造と材料を調べて、どのように製造され、何でできているかを確認します。
• 回路抽出 – 遅延層をトランジスタレベルまで変換し、相互接続とコンポーネントを抽出して回路図とネットリストを作成します。
• 集積回路 (IC) の回路抽出は、時代が変わるごとにますます面倒になってきています。チップの各層の内側と外側のきれいな写真があれば、最先端の機器を利用して集積回路 (IC) のゲートレベルのネットリストを取得できます。これにはいくつかのチャンス (セキュリティ評価、IP 侵害の証明) が与えられますが、別の競合他社がネットリストの学習を拾って IC がどのように機能するかを確認し、その後、偽造品の構成に利用される可能性があるため、注目に値するリスクです。

回路抽出ストリームは次のように続きます。
荷物の排出 (業界ではガジェット「デポ」と呼ばれます)

• 遅延
• イメージング
• アノテーション
• 回路図の分析と関連付け

デバイスデポ

デポは、従来のテクニックをさらに追求した、主な進歩的な手順です。通常、パッケージは破壊的な腐食装置を利用してエッチング除去されます。特定のパッケージの構造とサイズに応じて、さまざまな種類の酸がさまざまな温度で使用されます。これらの配置により、パッケージの材料が分解されて除去されますが、ダイは損傷しません。

遅延

現在の半導体ガジェットは、1.0 μm の単一金属バイポーラ チップから、0.35 μm BiCMOS 拡散 MOS (BCDMOS) チップ、45 nm 12 金属マイクロチップ、およびその中間のすべてにまで及びます。アルミニウムと銅の両方を同様のチップ上の金属として利用できます。手順の経過時間に応じて、ポリシリコン ゲートとソース/チャネルにはさまざまなシリサイドを使用できます。

遅延ラボでは、各金属層およびポリシリコン トランジスタのゲート レベルでガジェットの単独の例を作成する必要があります。そのためには、表面を平坦に保ちながら、各層を順番に正確に除去する必要があります。これには、各レイヤーを除去するためのポイントごとの式が必要です。これらの方式には、プラズマ (ドライ) スクラッチング、ウェット エッチング、クリーニングなどの戦略が組み合わされています。

 イメージング

RE ラボでは現在、光学顕微鏡と走査型電子顕微鏡 (SEM) という 0.25 種類のイメージングを利用しています。最大 0.18 μm の半導体チップでは、光学イメージングは​​適切でした。それはともかく、XNUMX µm の最小のハイライトを決定するには SEM を利用する必要があります。膨大な数の写真を並べるには、特別に作成されたプログラミング ソフトウェアが利用されます。

アノテーション

すべての写真が縫い合わされて調整された時点で、回路を遡って検討することが本当の作業として始まります。完全な回路を抽出するには、すべてのトランジスタ、ダイオード、コンデンサ、さまざまなセグメント、すべての相互接続層、すべてのコンタクトとビアを観察する必要があります。これは物理的に、または自動化を利用することで可能になります。

チェックと回路図の作成

注釈のプロシージャによりエラーが発生する可能性があります。続いて、この段階でチェックを実行する必要があります。デザイン ルール チェックでは、最も測定されていないハイライトやスペースの下、垂れ下がったワイヤ、ワイヤのないビアなど、多数の問題が見つかります。

概略検討と整理

このステージは非常に反復的であり、展示データ、データシート、専門文書、ライセンスなどのガジェットでアクセスできるオープン データの多数のソースを利用します。これらは、たとえばブロック図にアクセスできる場合など、回路図の関連付けに役立ちます。モデルや回路構造を理解するのに役立つ場合があります。同様にチップ設計技術を活用して検討が可能となるはずである。トランジスタとレジスタレベルを利用して回路を手動で調査できます。設計構造は、差動セット、バンドギャップ基準用のバイポーラ ガジェットなど、目立つことがよくあります。

いずれにせよ、抽出手順のポイントごとの有用性は、そのフレームワーク条件に依存します。上記で検討した方法を組み合わせて使用​​すると、非常に驚​​くべき効果が得られます。イノベーションの継続的な進歩により、推進されたイメージング手順を利用してこれらの手段を実行し、改善結果の兆候を示すことが考えられます。
最近、スイスに拠点を置く専門家のグループは、IC の簡単なリバース エンジニアリングに 3D X ビーム技術を利用して、プロセッサ内の謎のイノベーションを回路レベルで抽出したことを発見しました。彼らはIntelプロセッサの領域で発光ビームを利用し、XNUMX回の測定でチップのトランジスタと配線の群を再構築する能力を持っていた。将来的には、このイメージング システムを拡張して、チップ内部の高い目標をかなりの規模で撮影できるようになる可能性があります。

現在、リバースエンジニアリング部隊は論理的にプロセッサーの層を取り出し、チップの小さな部分の電子顕微鏡写真を一度に撮影します。それはともかく、この手順は、チップの内部に忍び込んでチップを見つけ出したり、ライセンスされたイノベーションが悪用されていないことを監視したりするためのもう 1 つの手順です。

この方法論が競合他社のチップを破壊するために広く採用されていないかどうかに関係なく、さまざまなアプリケーションでの利用が見つかる可能性があります。

この研究は、ポール・シェラー研究所のスイス光源で主導されました。オフィスはシンクロトロンです。電子を光速近くまで加速して発光ビームを生成します。

スイスのグループは、22ナノメートル世代のIntelプロセッサーを通じてXビームの柱を輝かせ、さまざまな回路セグメント（銅線とシリコントランジスタ、さまざまなハイライト）がさまざまな方法で光を分散させ、有益かつ有害なインピーダンスを引き起こします。科学者らは、さまざまなエッジからサンプルに柱を向け、X 線タイコグラフィーと呼ばれるシステムを利用して、その後の回折設計からチップの内部構造を再現することができました。

この手順の目標はいずれにしても 14.6 nm ですが、これでは個々のトランジスタ セグメントが本当にぼんやりとした画像しか表示されません。目標はさらに改善することができます。これらの制限の結果、このイメージング手順に最適なアプリケーションは、より確立された組み立て手順を利用して作成され、より大きなハイライトを持つチップになる可能性があります。これは、軍事および宇宙用途で利用されるさまざまなチップの状況です。